AMD新专利拟将3D堆叠引入L2缓存 追求极致的低延迟

AMD新专利拟将3D堆叠引入L2缓存 追求极致的低延迟

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AMD新专利拟将3D堆叠引入L2缓存 追求极致的专利追求低延迟2026-01-18 11:06:54    来源：哈基米        浏览量：加载中...

　　AMD近期发布了一篇题为《平衡延迟堆叠式缓存》的研究论文 ，正式披露了其在处理器架构设计上的堆叠引的低最新探索方向
。这项专利注册号为 US20260003794A1 的缓存技术展示了苏妈的野心，那就是延迟试图将3D堆叠技术引入L2缓存（二级缓存），以在寸土寸金的专利追求芯片面积上实现更极致的低延迟表现
。

　　提起堆叠缓存，DIY玩家们最熟悉的缓存莫过于让AMD在游戏领域的3D V-Cache技术 。该技术利用硅通孔（TSV）将缓存颗粒直接垂直封装在计算核心之上，延迟从而获得巨大的专利追求带宽优势 。目前的堆叠引的低第二代3D V-Cache技术已经通过将缓存垫在计算芯片与基板之间，有效解决了散热积热问题，缓存并已成功应用于锐龙Ryzen 9000X3D系列消费级处理器以及部分EPYC服务器处理器上，延迟显著扩充了L3缓存容量。专利追求

　　既然L3堆叠已经玩得炉火纯青，AMD自然将目光投向了更贴近核心的缓存L2缓存 。在最新的专利说明演示中，AMD展示了一种由4个512KB区块组成的堆叠式L2缓存方案，合计容量达到2MB ，最大甚至可扩展至4MB 。这种“赛博搭积木”的思路 ，有望再次改写处理器性能释放的逻辑 。

　　AMD在论文中详细指出 ，得益于堆叠式缓存直接坐落于基础芯片上方 ，这种垂直架构相较于需要在平面上额外绕线布局的传统方式，拥有极具优势的物理距离 。根据官方数据，传统的平面式1MB L2M缓存典型延迟约为14个时钟周期
，而采用堆叠设计的同容量缓存可将延迟压缩至12个时钟周期。虽然看似只有2个周期的提升，但在高频次的数据交换中 ，这种微小的累积足以带来质的飞跃
。

　　除了性能提升 ，能效比也是这次“整活”的重点。由于存取周期的缩短，缓存单元的激活时间得以减少
，系统能更迅速地从工作状态切换回空闲状态 。再加上垂直布线带来的信号负载降低 ，这两个特性叠加在一起 ，能有效压低芯片功耗。虽然AMD尚未给出该技术落地的具体时间表 ，但这波操作无疑给隔壁还在挤牙膏的友商又上了一课强度，至于何时能在新一代锐龙上体验到“堆叠L2”的黑科技 ，我们不妨拭目以待。